流式基数2^2体系结构实现了低延迟体系结构。通过分解和分组FFT方程，与流式基数2实现相比，它节省了资源。该体系结构具有日志_4.(N)舞台。每一级包含两个带有内存控制器的单路径延迟反馈（SDF）蝴蝶。当您使用矢量输入时，每个阶段都使用较少的输入样本，因此有些阶段简化为一个简单的蝶形，没有SDF。

第一个SDF阶段是一只普通蝴蝶。第二级将第一级的输出乘以–j. 为了避免硬件乘法器，块交换输入的实部和虚部，然后再次交换结果输出的虚部。每个阶段将旋转因子乘法的结果舍入到输入字长。旋转因子有两个整数位，其余位用于小数位。旋转因子与输入数据具有相同的位宽度，WL. 旋转因子有两个整数位，和WL-2个小数位。

如果启用缩放，则算法会将每个蝶形阶段的结果除以2。每个阶段的缩放可避免溢出，保持字长与输入相同，并导致总体缩放因子为1/N. 如果禁用缩放，则该算法通过在每个阶段将字长增加1位来避免溢出。该图显示了每个阶段的蝴蝶和内部字长，不包括内存。

突发基2结构通过使用单个复数蝶形乘法器实现FFT。在存储整个输入帧之前，算法无法启动，在计算完成之前，它无法接受下一帧。输出准备好的端口指示算法准备好接收新数据的时间。该图显示了带管道寄存器的突发体系结构。

该算法仅在输入有效的端口号是1。输出数据仅在输出有效的端口号是1。

当可选输入重置端口为1，算法停止当前计算并清除所有内部状态。该算法在以下情况下开始新的计算：重置端口为0，输入为0有效的端口开始一个新的帧。

延迟随时间而变化FFT长度和输入向量大小。更新模型后，块图标显示延迟。显示的延迟是第一个有效输入和第一个有效输出之间的周期数，假设输入是连续的。要以编程方式获得此延迟，请参阅FFT-HDL优化块延迟的自动匹配.

当使用具有连续输入的突发体系结构时，如果您的设计等待准备好的输出0在取消断言输入之前有效的，然后一个额外的数据周期到达输入端。此数据样本是下一帧的第一个样本。该算法在处理当前帧时可以保存一个样本。由于这一样本提前，观察到的后续帧延迟（来自输入有效的输出有效的)比报告的延迟时间短一个周期。延迟从输入时的第一个周期开始测量有效的输出时的第一个周期为1有效的是1。时间间隔的周期数准备好的端口为0，输出为0有效的端口为1时始终为延迟–FFT长度.

此资源和性能数据是针对Xilinx生成的HDL的合成结果^®Virtex^®-6（XC6VLX75T-1FF484）FPGA。表中的示例具有以下配置：

合成HDL代码的性能因目标和合成选项而异。例如，自然顺序输出的重新排序比默认位反转输出使用更多的RAM，而实际输入比复杂输入使用更少的RAM。

对于标量输入基数2^2配置，设计实现了326 MHz时钟频率。延迟为1116个周期。设计使用了这些资源。

当您将同一个基数2^2实现矢量化以并行处理两个16位输入样本时，该设计实现了316 MHz时钟频率。延迟为600个周期。该设计使用了这些资源。

该块仅在实现突发基数万博1manbetx2体系结构时支持标量输入数据。突发设计实现309MHz时钟频率。延迟为5811个周期。设计使用这些资源。