启动MATLAB软件。

将当前文件夹设置为在其中创建的文件夹为您的教程文件创建一个文件夹。

属性启动筛选器设计器filterDesigner在MATLAB命令窗口中的命令。出现“滤镜设计与分析工具”对话框。

在“筛选器设计与分析工具”对话框中，检查是否设置了以下筛选器选项:

这些设置用于筛选器设计器为您创建的默认筛选器设计。如果您不需要更改过滤器，并且设计滤波器是灰色，你做了，可以跳到吗数字转换过滤器。

如果您修改了步骤4中列出的选项，请单击设计滤波器。筛选器设计器为指定设计创建筛选器，并在任务完成时在筛选器设计器状态栏中显示以下消息。

设计滤波器……完成

有关使用过滤器设计器设计过滤器的更多信息，请参阅DSP System Toolbox™文档。

打开您创建的基本FIR滤波器设计在滤波器设计器中设计FIR滤波器。

单击“设置量化参数”按钮在左侧的工具栏中。过滤器设计器显示过滤算法菜单在其对话框的下半部分。

选择定点从过滤算法列表。然后选择指定所有从过滤精度列表。过滤器设计器在对话框的下半部分显示量化参数的三个选项卡面板中的第一个面板。

使用量化选项来测试各种设置对量化滤波器的性能和准确性的影响。

量化参数设置如下:

点击应用。

通过选择启动过滤器设计HDL编码器UI目标>产生高密度脂蛋白在筛选器设计器对话框中。过滤器设计器显示生成HDL对话框。

寻找过滤器设计HDL编码器的在线帮助。

在生成HDL对话框中，单击帮助按钮。这时会打开一个上下文敏感的帮助窗口。该窗口显示有关对话框的信息。

关闭帮助窗口。

将光标放在文件夹中的标签或文本框目标窗格中的生成HDL对话框，并右键单击。一个这是什么?按钮出现。

点击这是什么?上下文敏感的帮助窗口显示描述文件夹选择。配置生成的HDL代码的内容和样式，在工作时使用上下文敏感的帮助获取更多信息。每个选项都有一个帮助主题。

在的名字的文本框目标窗格，将默认名称替换为basicfir。此选项命名VHDL实体和包含筛选器VHDL代码的文件。

选择全局设置选项卡的UI。然后选择一般选项卡的附加的设置UI部分。类型教程-基本的FIR滤波器在评论标题文本框中。编码器将注释添加到每个生成文件中头注释块的末尾。

选择港口选项卡的附加的设置UI部分。

更改输入和输出端口的名称。在输入端口文本框、替换filter_in与data_in。在输出端口文本框、替换filter_out与data_out。

的复选框添加输入寄存器选择。的港口窗格现在看起来如下所示。

单击试验台选项卡中的生成HDL对话框。在文件名称文本框，将默认名称替换为basicfir_tb。此选项命名生成的测试工作台文件。

点击生成启动代码生成过程。

编码器显示消息在MATLAB命令窗口，因为它产生过滤器和测试台VHDL文件:

启动过滤器VHDL代码生成过程:basicfir生成:C:\hdlfilter_tutorials\hdlsrc\basicfir。启动basicfir VHDL实体的生成basicfir VHDL体系结构的生成HDL延时为2个样本成功完成过滤器的VHDL代码生成过程:启动VHDL测试台生成输入刺激生成完成输入刺激生成;3429个样本长度。###生成测试平台:C:\hdlfilter_tutorials\hdlsrc\basicfir_tb。请稍等……完成VHDL测试台的生成

如消息所示，编码器创建文件夹hdlsrc在您当前的工作文件夹下，并放置文件basicfir.vhd和basicfir_tb.vhd在那个文件夹。

请注意，这些消息包括指向生成代码和测试工作台文件的超链接。通过单击这些超链接，您可以直接在MATLAB编辑器中打开代码文件。

生成的VHDL代码具有以下特点:

生成的测试工作台:

当您完成生成代码时，单击关闭关闭生成HDL对话框。

打开生成的VHDL过滤器文件basicfir.vhd。

搜索basicfir。属性指定的值标识VHDL模块的名字选项目标窗格。参见第5步配置和生成VHDL代码。

搜索教程。此部分是编码人员放置您为评论标题选择。参见第10步配置和生成VHDL代码。

搜索HDL代码。本节列出您所修改的编码器选项配置和生成VHDL代码。

搜索过滤器设置。本节描述您在在滤波器设计器中设计FIR滤波器和数字转换过滤器。

搜索实体。属性指定的值命名VHDL实体的名字选项目标窗格。参见第5步配置和生成VHDL代码。

搜索港口。这港口声明定义了时钟、时钟启用、重置以及数据输入和输出端口。时钟、时钟启用和重置信号的端口用默认字符向量命名。方法上指定的用于数据输入和输出的端口输入端口和输出端口选项港口选项卡的生成HDL对话框。参见第12步配置和生成VHDL代码。

搜索常量。本节定义系数。它们使用默认的命名方案进行命名，多项式系数n,在那里n为系数，从1开始。

搜索信号。这段代码定义了过滤器的信号。

搜索过程。的过程块名称Delay_Pipeline_process包括默认过程块后缀“_process”。

搜索如果重置。此代码断言复位信号。指定了默认的active high(1)。还请注意过程块在为寄存器生成VHDL代码时应用默认的异步重置样式。

搜索ELSIF。当过滤器对寄存器操作时，此代码检查上升边。默认的ELSIF clk 'event语句，而不是可选语句rising_edge函数。

搜索Output_Register。这段代码将过滤器数据写入输出寄存器。默认情况下生成此寄存器的代码。在步骤13中配置和生成VHDL代码，你清除了添加输入寄存器选项，但留下了添加输出寄存器选中。还请注意过程块名称Output_Register_process包括默认过程块后缀“_process”。

搜索data_out。这段代码驱动过滤器的输出数据。

开始你的导师图形ModelSim模拟器。

将当前文件夹设置为包含生成的VHDL文件的文件夹。例如:

如果需要，可以创建一个设计库来存储编译过的VHDL实体、包、架构和配置。在导师图形ModelSim模拟器，您可以创建一个设计库与vlib命令。

编译生成的过滤器和测试台VHDL文件。在导师图形ModelSim模拟器，您编译的VHDL代码与威科姆公司命令。下面的命令编译过滤器和过滤器测试台VHDL代码。

威科姆公司basicfir。vhd威科姆公司basicfir_tb.vhd

下面的屏幕显示了编译期间显示的命令序列和信息消息。

加载测试台进行模拟。加载测试工作台的过程因您使用的模拟器而异。在导师图形ModelSim模拟器，您为模拟加载测试工作台vsim命令。例如:

vsim work.basicfir_tb

下图显示了加载的结果work.basicfir_tb与vsim命令。

打开一个显示窗口，在测试工作台运行时监视模拟。在导师图形ModelSim模拟器，使用以下命令打开一个波窗口和查看模拟结果作为HDL波形。

以下波窗口显示。

要开始运行模拟，请为您的模拟器发出启动模拟命令。例如，在导师图形ModelSim模拟器，您可以启动模拟与运行命令。

以下显示了运行-用于启动模拟的命令。

当您的测试平台模拟运行时，请注意错误消息。如果出现错误消息，解释它们，因为它们属于您的过滤器设计和您选择的HDL代码生成选项。根据您在生成筛选器VHDL代码时指定的自定义，确定是否期望得到结果。

以下波窗口以HDL波形显示仿真结果。