主要内容
滤波器设计HDL编码器
为定点过滤器生成HDL代码
滤波器设计HDL编码器™ 生成可合成的可移植VHDL®和Verilog®用MATLAB设计定点滤波器的实现代码®在FPGA或ASIC上。它自动创建VHDL和Verilog测试台，用于模拟、测试和验证生成的代码。
开始
学习滤波器设计HDL编码器的基础知识
代码生成基础
HDL代码生成启动、语言选择、HDL代码生成脚本
过滤器配置选项
单速率、多速率、级联、其他高级数字滤波器
优化
资源利用率、时钟速度、芯片面积、延迟
定制
文件名和位置、标识符和注释、端口和重置、HDL语言构造
验证
HDL测试台的生成，以及与第三方EDA工具的协同模拟
综合与工作流自动化
编译、模拟和合成脚本生成
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