开始滤波器设计HDL编码器

滤波器设计HDL编码器™ 生成可合成的可移植VHDL^®和Verilog^®用MATLAB设计定点滤波器的实现代码^®在FPGA或ASIC上。它自动创建VHDL和Verilog测试台，用于模拟、测试和验证生成的代码。

教程

• 基本FIR滤波器
  

  设计了一个基本的量化离散时间FIR滤波器，生成了滤波器的VHDL代码，并用生成的测试台对VHDL代码进行了验证。

• 优化FIR滤波器
  

  设计一个优化的FIR滤波器，为滤波器生成Verilog代码，并用生成的测试台验证Verilog代码。

• IIR滤波器
  

  设计IIR滤波器，为滤波器生成VHDL代码，并使用生成的测试台验证VHDL代码。

关于滤波器设计和HDL代码生成

• 自动HDL代码生成
  

  基于HDL代码生成的滤波器设计概述。

特色实例

巴特沃斯滤波器

说明如何为5阶Butterworth滤波器生成HDL代码。此滤波器的截止频率相对于采样率非常低，导致滤波器难以实现。此外，较小的输入（8位）和输出（9位）字长导致量化滤波器需要可实现缩放。

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最小相位滤波器

说明如何为具有10位输入数据的最小相位FIRT滤波器生成HDL代码。这是一个采样率为96 kHz的带通滤波器，通带范围约为19 kHz至29 kHz。此类滤波器通常用于线性相位不足且需要最小相位或尽可能接近的反馈回路中。

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