主要内容
优化
资源使用，时钟速度，芯片面积，延迟
Filter Design HDL Coder™提供了过滤器优化选项，以提高生成的HDL代码的硬件实现的速度或区域。默认的过滤器实现是一个包含乘数的完全并行架构。使用这些优化来修改你的过滤器在HDL中的实现:
管道寄存器-参见提高过滤器性能与管道．
部分或完全串行架构-参见速度与区域权衡．
分布式算法(DA)架构-参见FIR滤波器的分布式算法，
规范符号数字(CSD)或因子CSD技术-参见CSD优化系数乘数．
功能
hdlfilterdainfo |
用于过滤器架构的分布式算法信息 |
hdlfilterserialinfo |
用于过滤器架构的串行分区信息 |
属性
| 高密度脂蛋白优化性能 | 优化生成的HDL代码的速度或区域 |
主题
为滤波器指定并行、串行、部分串行和级联架构。了解这些选择导致的优化权衡。
采用分布式算法实现FIR滤波器的有效乘积电路。
描述级联滤波器的架构选项:串行、分布式算法和并行。
使用规范有符号数字(CSD)或因子CSD技术来优化乘法器运算。
通过生成管道寄存器来优化您生成的过滤器代码以提高速度。
全局优化以及如何处理优化后的HDL代码与原始设计之间的数值差异。
设计一个优化的FIR滤波器，为滤波器生成Verilog代码，并使用生成的测试台验证Verilog代码。
特色的例子
你也可以从以下列表中选择一个网站:
