使用MATLAB作为axis Master访问连接到FPGA的外部DDR存储器。在FPGA中，实例化了一个Xilinx DDR内存控制器，用于访问DDR内存。该内存控制器提供了一个AXI4从接口，用于FPGA上的其他组件进行读写操作。MATLAB作为AXI主特性提供了一个可以用于访问FPGA中的任何AXI从ip的AXI主组件。

使用基于以太网的MATLAB作为来自HDL Verifier™的AXI主IP访问HDL Coder™生成的寄存器。MATLAB作为AXI Master提供从MATLAB直接访问FPGA寄存器。FPGA设计是在Arrow DECA MAX 10 FPGA评估套件上实现的。