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费尔模拟

在FPGA硬件上模拟HDL代码万博1manbetx

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  • 生成的

  • FIL模拟块

描述

生成的FPGA-in- loop (FIL)模拟块是FPGA和Simulink之间的通信接口万博1manbetx®模型。它将硬件集成到仿真循环中，并允许它像任何其他块一样参与仿真。

你可以生成一个费尔模拟块从现有的HDL代码使用FPGA-in-the-Loop向导，或生成HDL代码和附带的费尔模拟块使用HDL工作流顾问。生成HDL代码需要HDL Coder™许可证。

生成和仿真工作流程请参见用FIL向导生成块．如果在FIL模拟过程中遇到任何问题，请参阅故障排除费尔帮助诊断问题。

您可以使用费尔模拟在正常、加速或快速加速模拟模式下运行的模型中的块。的费尔模拟在任何模拟模式中，参数都不可调。有关这些模式的详细信息，请参见加速模式如何工作(万博1manbetx模型)．

港口

该块的端口对应于在FPGA上运行的HDL设计的接口。您可以配置信号的数据类型费尔模拟block返回到Simulink。万博1manbetx

输入

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块上的端口与HDL设计上的端口相对应。您可以配置样品时间而且数据类型

数据类型:int8|int16|int32|int64|uint8|uint16|uint32|uint64|布尔|定点

输出

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块上的端口与HDL设计上的端口相对应。您可以配置样品时间而且数据类型

数据类型:int8|int16|int32|int64|uint8|uint16|uint32|uint64|布尔|定点

参数

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界面显示的参数硬件信息控件时反映您的选择费尔模拟来自子系统的块。这些参数仅供参考。

  • 连接:以太网或PCI Express®．有些电路板只能使用其中一种连接类型;对于其他电路板，您可以选择使用任何一种连接。您可以配置MAC地址而且IP地址当你生成块的时候。

  • 董事会: FPGA板的厂家和型号。支持的单万博1manbetx板请参见万博1manbetxFPGA校验支持的FPGA设备．

  • FPGA部分:芯片识别号。

  • FPGA项目文件:为您的设计生成的FPGA项目文件的位置。

如果需要将生成的FPGA编程文件下载到FPGA上，请在FPGA编程文件．在运行FIL模拟之前，必须执行此步骤。看到加载编程文件到FPGA．

中设置选项，配置数据速率参数运行时选项组。

在信号的属性窗格，您可以配置样品时间而且数据类型对于每个输出端口。信号的方向和位宽，以及输入端口的采样时间和数据类型，只是信息性的。

FPGA编程文件

为您的设计生成的FPGA编程文件的位置。单击，将此设计加载到FPGA进行仿真负载．

运行时选项

FPGA时钟速率与Simulink时钟速率之比。万博1manbetx对于每个Simulink时间步，FPGA时钟对FPGA的输入进行多次采样。万博1manbetx

输出信号返回为输出帧大小-by-1列向量。增加帧大小可以通过减少Simulink和FPGA板之间的通信时间来加快仿真速度。万博1manbetx

请注意帧大小的限制:

  • 输入帧大小必须是输出帧大小的整数倍。

  • 输出帧大小必须小于输入帧大小。

  • 在模拟过程中输入帧和输出帧的大小不能改变。

信号的属性

为输出信号显式设置采样次数，或使用继承:通过内部规则继承．内部规则是将输出采样时间设置为输入基采样时间除以比例因子。

Simu万博1manbetxlink如何解释FPGA输出信号中的位。您可以显式地设置输出数据类型，使用默认的unscaling和unsigned类型，或者指定继承:汽车从上下文继承数据类型。

模型的例子

用fpga在环验证PID控制器的HDL实现

用fpga在环验证PID控制器的HDL实现

使用HDL Verifier™设置一个fpga在环(FIL)应用程序。
开放的例子

版本历史

在R2012b中引入

另请参阅

主题