记忆Controller

Arbitrate memory transactions for one or more Memory Channel blocks

图书馆：
SOC阻滞 /内存

Description

这记忆Controllerblock arbitrates between masters and grants them unique access to shared memory. Configure this block to support multiple channels with various arbitration protocols. The记忆Controller块还具有仪器来记录和显示性能数据，使您能够在模拟时进行调试和了解系统的性能。

这following image shows the implementation of the记忆Controller堵塞。

这numbers in the image represent different latency stages of the block.

一个爆发的重点进入街区。
这request may be delayed by arbitration until it is granted access to the bus. Set the arbitration policy in互连仲裁。
如果您的模型在首次转移开始之前需要额外的延迟，请在请求首先转移（时钟）。
突发执行延迟是由突发大小，数据宽，时钟频率和带宽衍生(%)价值。
If your model requires a delay from burst completion until a burst response is issued to the channel, set that value in最后转移到交易完成（时钟）。

内存控制器具有内部状态，使用时可见Logic Analyzer查看仿真和执行指标。状态值是：

BurstRequest：爆发请求进入块。
BurstExecuting:一个正在执行。
布斯多内：爆发完成了。
BurstComplete: The burst is complete and theburstDonesignal is sent to the master.

For information about visualizing memory controller latencies, see记忆Controller Latency Plots。

Limitations

When互连仲裁is set to罗宾，，，，the model does not support simulation stepping. For more information on simulation stepping, seeSimulation Stepper。
一个包含一个模型记忆Channel块不支持仿真步进。万博1manbetx有关模拟步进的更多信息，请参阅Simulation Stepper。

Ports

Input

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`burstReqn`- 请求内存访问
标量

该端口接收到记忆访问作为消息的请求。将此输入端口连接到爆发请求消息端口之一（wrBurstReqorrdburstreq) from a记忆Channelor内存流量生成器堵塞。有关消息的更多信息，请参阅Messages。

的数量burstReqninput ports is defined by thenumber of mastersparameter.burstReqnrepresents thenTH输入端口。

Data Types:Burstrequest2Busobj

输出

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`burstDonen`— Signal toward master
标量

在授予主人对内存的访问并完成爆发交易完成后，此端口发送了一条交易完成的消息。然后，根据仲裁方案将内存访问给出下一个主人。有关消息的更多信息，请参阅Messages。

的数量burstDonenoutput ports is defined by thenumber of mastersparameter.burstDonenrepresents thenth input port

Data Types:Burstrequest2Busobj

参数

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`Hardware board`— View or modify current hardware settings
当前硬件板的名称

This property is read-only.

此参数显示指向选定的硬件板的链接。单击链接以打开配置参数，然后调整设置或选择其他板。

要了解有关内存控制器配置参数的更多信息，请参见FPGA设计（MEM控制器）。

Main

`number of masters`- 连接到此控制器的主人数量
`2`（默认）|正整数

设置此参数以相应地生成接口，并指定有多少大师连接到内存。

Advanced

`互连仲裁`— Arbitration policy
`罗宾`（默认）|`Fixed port priority`

设置内存内部连接块的仲裁策略。当多个大师请求内存访问时，策略由此参数的值确定。

罗宾基于上一个服务时间设置公平的仲裁。
Fixed port priority设置固定优先级burstReq1，，，，burstReq2，，，，burstReq3，，，，and so on, whereburstReq1gets the highest priority.

`使用硬件板设置`— Use hardware implementation settings from the configuration parameters
`off`（默认）|`on`

选择this parameter to use the same model-wide settings as set in the configuration parameters. Clear this parameter to customize the settings for this memory controller. When using customized settings, values are still checked against hardware-specific constraints. For more information, seeFPGA设计（MEM控制器）。

`带宽`— Bandwidth for transactions towards external memory
标量

This property is read-only.

该值显示了内存控制器和外部内存之间计算出的带宽。它被计算为频率（MHz）multiplied byData width (bits)。

`频率（MHz）`- 控制器时钟频率，在MHz中
`200`（默认）|标量

这clock rate of the bus used to drive interactions with the external memory. The controller frequency determines the overall system bandwidth for external memory that must be shared among all the masters in the model.