Progettazione e co Progettazione FPGA - Xilinx系统生成器e HDL编码器- MATLAB和Simulink万博1manbetx

FPGA Xilinx e SoC Zynq

Modella，验证程序，算法，su dispositivi Xilinx

Gli esperti del settore和Gli ingegneri硬件usano MATLAB^®电子万博1manbetx仿真软件^®每一个svilupare原型应用程序di生产da分配su配置FPGA Xilinx^®e SoC Zynq^®．

Con MATLAB Si万博1manbetxmulink， è可能:

模型是l'建筑硬件的生活di系统
编程FPGA SoC senza scrivercodice
仿真esesguire il debug di FPGA SoC con i prodotti MATLAB e Simulink万博1manbetx
一般的代码，HDL, e, C, di, integrazione, FPGA, SoC

"Abbiamo grande esperienza nel nostro settore ma poca in termini di integrazione FPGA。Grazie a 万博1manbetxSimulink e HDL Coder ci siamo potuti concentrare sula progettazione di algorithm itmi intelligenti per il nostro progettazito che su come esesguire tali algorithm itmi sudispositivo FPGA specifico"。
鲍里斯·范·阿莫隆根，奥罗拉亚

利用MATLAB con FPGA Xilinx e SoC Zynq

Controllo più快速精确di电机，电气，riluttanza换向，con SoC Zynq

Progettazione e implementazione di unsistema数字系统无线su piattaforma Zynq SDR利用MATLAB e Simulink万博1manbetx

分布式无线电su piattaforme SoC

咪唑松

万博1manbetxSimulink per la progettazione基于模型的时序协议FPGA Xilinx e SoC Zynq modelellando l'implementazione硬件基于实时实时的simulando il contanddel sistema。Inoltre， è可能的quantizzare avirgola fissa， per un utilzzo più效率，o一般代码HDL可启动a处女座的移动母语每programmareapplicazioni FPGA稍facilmente。

HDL Coder™属codice VHDL^®o Verilog^®Simulink e MATLAB兼容性con HDL per applicazioni come l'万博1manbetx精心设计,勒comunicazioni无线，能量控制e l '精致的影像/视频．

Xilinx系统发生器每DSPeXilinx模型编写器aggiungono blocchi specifici per Xilinx一个S万博1manbetximulink per la simulazione e la distribuzione硬件一个livello di sistema。È可能的积分blocchi di系统生成器con blocchi Simulink nativi per la genera万博1manbetxzione di codice HDL。

SoC Blockset™同意di分析zare le prestazioni di interazioni硬件-软件每dispositivi MPSoC e RFSoC Zynq UltraScale+，《怀念的记忆》。

Operazioni ibride一个处女fissa e移动内洛stesso progetto。在virgola移动中使用risorse标准FPGA Xilinx。

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Prototipo di un' applicione无线esesguita su una piattaforma无线电定义软件SoC Xilinx Zynq con analiintempo reale su MATLAB e Simulink。万博1manbetx

Creazione di prototipi su piattaformme basate su FPGA e SoC Zynq

Per iniziare a creare i prototipi, scarica iPacchetti di 万博1manbetxsupportper piattaforme di valutazione预配置basate su FPGA Xilinx e SoC Zynq per无线电定义dal软件在真正的节奏中，控制di马达无刷直流电机，精心构思视频我的摄像机在地狱的节奏里深度学习．HDL Coder ti guiderà quindi durante la programura di programmazione della piattaforma FPGA o SoC direttamente da万博1manbetx Simulink senza scrivere codice HDL。

Puoi scegliere tra varitecniche per il debug del prototipo FPGA direttamente da MATLAB e Si万博1manbetxmulink。Puoi inserire l'IP per:leggere o scriverve su registri AXIe转炉大文件di seggnali o immagini tra MATLAB e posizioni di memoria sulla scheda;acquisire达缇女士MATLAB中FPGA内部分解分析;同样的算法，同样的工具，同样的价值FPGA-in-the-Loopcon il试验台MATLAB o Simulink。万博1manbetx

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生产中基本的积氮酮

包括万博1manbetxproprietà di blocco HDLche permettono di specificare opzioni di implementazione硬件个性化，come l'inserimento di una pipeline, la condivisione delle risorse e la mappatura della RAM。勒impostazioni di generazione di codice HDL我的世界，我的世界，我的世界，我的时钟，我的世界，我的世界。Insieme真主安拉capacità di progettare architecture di implementazione Si万博1manbetxmulink, si otiene il controllo completo sull' timizazione德拉velocità戴尔地区per i dispositivi FPGA Xilinx e SoC Zynq。

È在Vivado中可能的一般可读可计算可计算可积分的非算法内容^®．Se installi il数据包di支持HDL编码器万博1manbetx每Zynq，通用核心包装器IP che utilzza可变协议AXI per la通信芯片处理器Arm^®e altri IP del dispositivo。È可能利用il包di支持万博1manbetx嵌入式编码器^®每Zynq通用软件驱动程序应用程序处理器Arm。

报告创建代码HDL IP核生成器。Il报告di generazione di base IP mostra la mappatura degli输入输出di progettazione su protocolli e registri AXI。

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在一般的高密度脂蛋白中，定义对象的定义和个人的定义和映射I/O。

对目标空间形式的支持万博1manbetx

Se occordistribuire su una piattaforma basata su FPGA o SoC non inclusa in unpacchetto di supp万博1manbetxortofornito da MathWorks， è可能的creare o scaricare un progetto di riferimento e collegarlo一个HDL编码器。Puoi sviluppare il progetto di riferimento usando SoC Blockset o Vivado。I progetti di riferimento di terze parti per piattaforme basate su SoC o FPGA Xilinx sono disponibili su File Exchange da fornitori quali模拟设备^®，Avnet^®，SpeedgoateTrenz电子．