高电平合成是将设计的高抽象级别描述转换为寄存器传输级（RTL）描述以进行输入以进行传统的ASIC和FPGA实施工作流程。这种高级设计描述可以使用各种方法表达，具体取决于高级合成工具，而生成的RTL表示为合成的Verilog®或vhdl.®。
在高度抽象中工作，让硬件设计师专注于在满足其项目要求的硬件架构的上下文中开发功能。自从很多人ASIC和FPGA设计从matlab开始作为算法®和模拟万博1manbetx®，这些是执行此操作的自然环境设计并验证。
通过高级别的合成，硬件设计人员可以在没有实施细节的情况下聚焦高级，可以轻松调整更改，重用项目，更高效功能验证。
高级合成确实需要一定量的硬件架构细节，例如并行性、适当的计时概念和硬件数据类型，这些通常是固定点。大多数高级合成用户依赖于像Simulink这样的图形环境来可视化架构和数据流。万博1manbetx一些高级合成产品，如HDL Coder™提供自动定点转换甚至RTL实施本土浮点操作。
硬件设计师也可以使用：
- HDL编码器™从Simulink和MATLAB自动生成可合成的Verilog或VHDL代码以实现硬件设计万博1manbetx
- 定点设计师™要分析浮点模拟，提出了固定点数据类型以适应模拟期间看到的精度和范围，并管理应用提出或调整的定点类型的过程
- HDL Verifier™验证从高级合成的HDL实现 - 在RTL中或NetLists中的实际正确的MATLAB代码或描述算法的模拟的实现万博1manbetx
- 万博1manbetxSimulink验证，验证和测试产品s manbetx 845向高级设计和验证中添加测试套件自动化、正式验证、覆盖和需求验证
