自动生成对FPGA硬件描述语言(VHDL) -在循环DUT的I / O问题“* * HDL解析器错误:XX行:“附近vector_of_std_logic_vector32”,发现不支持的数据类型“vector_of_std_logic_vector32”“万博1manbetx

5视图(30天)

显示旧的评论

Smattacus 2018年3月16日

0
链接

这个问题直接联系

//www.tianjin-qmedu.com/matlabcentral/answers/388838-autogenerated-vhdl-for-fpga-in-the-loop-dut-i-o-issue-hdl-parser-error-line-xx-near-vecto

评论道: 马尔吉安2019年5月12日

我有一个仿真软件模万博1manbetx型相当复杂(众多)输入和输出。当前设置组这些连接器在一个不错的逻辑方式。MATLAB生成HDL代码,创建一个包类型带来这整洁的HDL代码本身。在包文件,有

类型vector_of_std_logic_vector32阵列(自然的范围 href = " " < / >)std_logic_vector(31报纸0);

和一个相应的输入端口

my_input: vector_of_std_logic_vector32(0到6);

然而,当我运行费尔向导,我得到这些消息报道的HDL解析器:

高密度脂蛋白解析器错误:XX行:“vector_of_std_logic_vector32”附近,发现不支持的数据类型“vector_of_st万博1manbetxd_logic_vector32”

和我不能生成费尔系统块。

我发现费尔文档中,唯一支持I / O类型std_logic std_logic_vector。万博1manbetx有解决方案来使用这些吗 _ pkg类型定义I / O ?否则,如果我启用“Scalarize向量港口,”我可以生成一个费尔块,但是它现在数百的输入。我可以做一个包装,但是我想知道如果有一种方法我可以本地处理这些更复杂的I / o。