FPGA Xilinx et SoC Zynq
Modélisez, vérifiez et programmez vos算法sur des cartes Xilinx。
Les experts du domain et Les ingénieurs硬件实用MATLAB®等仿真万博1manbetx软件®倒développer des应用原型等生产用vue d'un déploiement sur des cartes FPGA Xilinx®et SoC Zynq®．Avec MATLAB et 万博1manbetxSimulink, vous pouvez effectuer les opérations suivantes:
- Modéliser l'architecture硬件au niveau système
- 程序员votre FPGA ou SoC sans écrire de代码
- Simuler et déboguer votre FPGA ou SoC à l'aide des outils MATLAB et 万博1manbetxSimulink
- Créer un设计FPGA et SoC de qualité生产
«En tant qu'ingénieur système En mécatronique, mon domain aine d'expertise, ce sont les systèmes de contrôle et leurs modèles, pas le HDL et les FPGA。Avec le基于模型的设计，mes connaisances et ma maîtrise du contrôleur et du système contrôlé me permeent d'effectuer une partie des tâches d'un ingénieur FPGA, ce qui leur donne alors moins de travail。»
Rob Reilink, DEMCON
Modélisation pour la编程FPGA et SoC
Ajoutez une架构硬件à votre算法avec MATLAB et Simulink。万博1manbetxCela包括la固定的量化(30:45)倾une利用率加上效率des资源，et une génération de代码原生的原生的(55)倒faciliterla编程des FPGA。Réutilisez vos测试et votre算法référence pour simuler les优化连续。
高密度脂蛋白编码器™génère du code VHDL ou Verilog synthétisable directive depuis les blocs Si万博1manbetxmulink et les functions万博1manbetx MATLAB supportés pour le HDL pour des应用程序来Le traitement du signal，Les communications sans fil，Le contrôle moteur et d' électronique de puissance等Le traitement d'images/vidéos．用于DSP的Xilinx系统生成器等Xilinx模型编写器ajoutent à 万博1manbetxSimulink des blocs Xilinx qui peuvent être intégrés aux blocs natifs pour simuler et générer du code HDL。
分析结构硬件和软件的影响，符号利用mémoire，装饰和效果système利用，à辅助SoC Blockset™．
编程de FPGA Xilinx和de SoC Zynq
HDL Coder vous aide à programmer votre FPGA ou SoC directive depuis Si万博1manbetxmulink, sans écrire une seule ligne de code。Depuis HDL Coder, vous pouvez optimiser et générer le code VHDL ou Verilog synthétisable, ainsi que les interfaces AXI à insérer dans un SoC。Vous pouvez ensuite appeler嵌入式Coder pour générer du code C/ c++ pour programmer le logiciel exécuté sur le procseur embarqué。
Vous pouvez télécharger des支万博1manbetx持包倒点菜FPGAXilinx等SoC Zynq倾une利用avec嵌入式编码器et HDL编码器。Ces包自动化la synthèse, le放置/路由，等la编程FPGA/SoC德Xilinx Vivado。Des procsus de développement entièrement automatisés sont disponibles pour les cartes su万博1manbetxpportées et sont adaptés à潜水员domaines comme le contrôle moteur，Le traitement d'images/vidéos等La radio logicielle．
仿真et débogage FPGA
HDL验证réutilise vos环境de测试MATLAB et Simulink倒vérifier votre设计F万博1manbetxPGA。
用拉cosimulation(35分)， vous pouvez exécuter automatiquement votre测试台MATLAB ou Simulink 万博1manbetxconnecté à votre设计Verilog ou VHDL exécuté dans un simuleur de Mentor Graphics ou adence design Systems。
La仿真fpga在环连接votre试验台MATLAB或Simulink aux万博1manbetxcartes FPGA Xilinx万博1manbetxsupportées通过以太网，JTAG oupci - express(2:52)．
用MATLAB程序接口AXI Master(40)pour transmettre des données à votre FPGA et insérer de la loggique de捕获de données(4:09)afin de déboguer votre FPGA à l'aide de points de test internes。
设计FPGA et SoC de qualité生产
Les experts du domain et Les ingénieurs硬件实用MATLAB et Simulink pour col万博1manbetxlorer sur des designs FPGA et SoC de production pour Les无文件通信,勒Le traitement d'images/vidéos(20:59)，Le contrôle moteur et d'électronique de puissance(24:20)Et les应用批评．
莱斯优化(49:42)de synthèse haut niveau de HDL Coder vous aident à atteindre vos objectifs de design tout en préservant la traçabilité entre le code RTL généré， le modèle et les exigences, essentielle pour les processus soumis à la certification comme做- 254．oute le code VHDL et Verilog synthétisable, HDL Coder génère desIP核qui s'insèrent facility dans Vivado IP Integrator pour l'intégration de systèmes。高密度脂蛋白验证器genere desModèles de vérification(19)Qui accélèrent le développement de试验台。
心知肚明
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Déployer des systèmes de télécommunications 5G NR由FPGA提供
我们的白色生活，我们的智慧加上我们的进程développement完成。
