主要内容

开始吧HDL编码器

产生VHDL.verilog.FPGA和ASIC设计的代码

HDL编码器™会生成便携式可接定的VHDL®和verilog.®来自Matlab的代码®函数,simulink万博1manbetx.®模型和州流®图表。生成的HDL代码可用于FPGA编程或ASIC原型设计和设计。

HDL编码器提供了一个自动化Xilinx的编程的工作流程顾问®,微笑®和英特尔®FPGA。您可以控制HDL体系结构和实现,突出显示关键路径,并生成硬件资源利用率估计。HDL编码器在Simulink模型和生成的Verilog和VHDL代码之间提供可追溯性,使万博1manbetx代码验证遵守遵守DO-254和其他标准。

万博1manbetx通过支持行业标准IEC认证套件(对于ISO 26262和IEC 61508)。

教程

关于HDL代码生成

特色例子

视频

HDL编码器概述
使用HDL编码器生成FPGA和ASIC设计的VHDL和Verilog代码

使用Simu万博1manbetxlink在FPGA或ASIC上部署MATLAB算法
了解如何通过Simulink,Fixed-Point Designer和HDL编码器拍摄Matla万博1manbetxb DSP算法,并针对FPGA或ASIC