完成Simulink之后万博1manbetx^®还是MATLAB^®建模，通过集成HDL Verifier将测试组件导出到Universal Verification Methodology（UVM）或SystemVerilog环境中™ 具有万博1manbetxSimulink编码器™或MATLAB编码器.

从函数或模型生成SystemVerilog直接编程接口（DPI）组件。然后，可以在HDL模拟环境中将该组件用作行为模型。有关详细信息，请参阅SystemVerilog DPI组件生成.

HDL验证器利用DPI生成技术创建UVM测试环境。该环境包括一个UVM top模块、一个测试中的行为设计（DUT）和一个UVM测试台。您可以用自己的HDL DUT替换DUT，也可以在UVM测试环境中使用部分测试台。有关详细信息，请参阅UVM组件生成概述.