数据和有效信号

当数据信号有效时，有效信号被断言。这个图说明了根据简化的流协议的数据和有效信号的关系。当您运行IP核生成工作流时，HDL Coder在HDL IP核中添加了一个流接口模块，该模块将简化的协议转换为完整的axi4流协议。在这个图中，时钟信号用clk表示。

模型数据和有效信号万博1manbetx

例如，您可以直接将有效信号连接到启用端口。

您还可以在DUT中使用一个控制器，为已启用的子系统生成启用信号。

准备好信号(可选)

下游组件使用背压来告诉上游组件它们还没有准备好接收数据。DUT中的AXI4-Stream接口可以选择包括Ready信号。使用就绪信号:

当您使用单个流通道时，默认情况下，HDL Coder生成Ready信号和处理背压的逻辑。背压逻辑将就绪信号连接到DUT使能信号。当输入主备信号低时，DUT被禁用，输出从备信号被驱动低。因为，HDL编码器产生背压逻辑和准备信号，当你使用一个单一的流通道，准备信号是可选的，你不需要在DUT端口建模这个信号。

当您使用多个流通道时，HDL编码器生成一个就绪信号，而不生成背压逻辑。在具有多个流通道的DUT中:

缺少背压逻辑可能导致数据丢失。要避免数据丢失，并在从属接口上施加背压，或在设计中响应主接口的背压，请执行以下操作：

当你不建模准备信号时设置目标接口task显示一个警告，其中提供了需要Ready端口的接口名称。如果您的设计不要求施加或响应背压，请忽略此警告。

如果在AXI4流接口中对就绪信号建模，则主接口会在就绪信号解除断言后的一个时钟周期内忽略数据和有效信号。一旦确认就绪信号，就可以开始发送数据和有效信号。在Ready信号解除断言后，您可以再发送一个数据和有效信号。

如果未对就绪信号建模，HDL编码器将生成该信号和相关的背压逻辑。此图根据简化流协议说明了数据、有效和就绪信号之间的关系。运行IP核心生成工作流时，HDL编码器会在HDL IP核心中添加一个流接口模块，用于将简化协议转换为完整的AXI4流协议。在此图中，时钟信号由clk表示。

例如，如果在DUT中有一个先进先出（FIFO）来存储一帧数据，以便向上游部件施加背压，则根据FIFO满信号对就绪信号建模。

其他协议信号（可选）

您可以选择建模其他AXI4-Stream协议信号。如果只建模所需的Data和Valid信号，编码器将生成TREADY和TLAST和AXI4-Stream协议信号。

如果您不建模的TLAST信号，编码器生成一个可编程寄存器的IP核，以便您可以指定您的数据包大小。详细的可编程数据包大小寄存器是在您的IP核生成报告。

数据和有效信号建模要求

当您将向量端口映射到AXI4-Stream接口时:

流算法子系统遵循与标量端口映射到AXI4流接口的模式相同的数据和有效信号建模模式。看见Simulink中的模型数据和有效信号万博1manbetx．

例子

要将向量端口映射到AXI4-Stream接口，请打开hdlcoder_sfir_fixed_vector.slx模型在hdlcoder_sfir_fixed_vector.slx模型中，symmetric_fir块是流算法子系统。

样品的包装尺寸

指定向量数据是作为样本处理还是作为帧处理。

包装方式

属性时，指定如何打包向量元素样品的包装尺寸设置为“所有”。打包模式适用于AXI4-Stream从通道和主通道。在主通道上，数据使用位对齐或幂2对齐格式打包。在从通道上，数据将根据主通道的打包格式进行解包。