高密度脂蛋白编码器
为FPGA和ASIC设计生成VHDL和Verilog代码
高密度脂蛋白编码器TM生成可移植的、可合成的Verilog®和VHDL®从MATLAB代码®函数,Simulink万博1manbetx®模型和状态流®图表。生成的HDL代码可用于FPGA编程或ASIC原型和设计。
HDL Coder提供了一个工作流顾问,可以自动化Xilinx的编程®, Microsemi®,英特尔®fpga.你可以高密度脂蛋白控制架构(49:42)和实现,突出关键路径,并生成硬件资源利用率估计。高密度脂蛋白编码器提供了可追溯性在您的Simulink模型万博1manbetx和生成的Verilog和VHDL代码之间进行代码验证,从而支持遵循DO-254和其他标准的高完整性应用程序的代码验证。
开始:
高级硬件设计
设计您的子系统可以从300多个支持HDL的Simulink块、MATLAB函数和状态流程图中进行选择。模拟万博1manbetx设计的硬件行为,探索替代体系结构,并生成可合成的VHDL或Verilog。
供应商独立目标
生成可合成的RTL,用于一系列的实现工作流程和FPGA、ASIC和SoC设备。重用相同的模型来生成原型和产品代码。
更快的硬件开发
通过在一个环境中集成算法和硬件设计,更高效地收敛于高质量的系统设计。了解硬件实现如何影响工作流早期的算法约束。
更优化的设计
在提交RTL实现之前,探索各种硬件体系结构和定点量化选项。高级合成优化有效地映射到设备资源,如逻辑、DSP和RAM。
fpga器件
生成高效映射到的RTL锡林克斯,英特尔,MicrosemiFPGA和SoC设备。使用将输入和输出映射到设备级I/O和AXI寄存器硬件支持包万博1manbetx对于流行的电路板,或定义自己的自定义参考设计。
实时仿真与测试
目标可编程FPGA I/O模块从Speedgoat以及其他使用HDL Workflow Advisor的,并模拟使用万博1manbetxSimulink实时™.本机浮点HDL代码生成简化了高精度原型制作的工作流程。
无线通信
使用实时或捕获信号设计系统级算法,然后添加硬件架构细节或重用子系统和模块无线HDL工具箱™. 部署到预配置软件定义无线电(SDR)平台或自定义目标硬件。
视频和图像处理
生成有效的RTL视觉HDL工具箱™块和子系统,为视觉处理算法的流硬件实现建模。通过建模内存和软件事务延迟来改进算法SoC Blockset™.
边境植物建模
执行复杂Simscape™的实时仿真半实物仿真)工厂模型运行在FPGA快速控制原型系统。使用Simscape HDL工作流顾问自动编程Speedgoat FPGA I/O模块。
AXI4-Stream。文中
生成多个输入/输出通道的IP核
高带宽AXI主机
在AXI4主数据端口上生成最多512位的IP核
Simscape半实物
从多个Simscape网络生成HDL
混淆HDL输出
生成带有随机标识符名称的纯文本HDL代码
Gigasample-per-second (gsp)区域
为高速应用程序从hdl优化的NCO生成基于帧的输出(需要DSP系统工具箱)
可变CIC抽取因子
指定抽取因子作为CIC抽取器HDL优化块的输入(需要DSP系统工具箱)
看到发布说明有关这些特性和相应功能的详细信息。
用于FPGA、ASIC和SoC开发的MATLAB
领域专家和硬件工程师使用MATLAB®和仿真软万博1manbetx件®开发用于在FPGA、ASIC和SoC设备上部署的原型和生产应用程序。