滤波器设计HDL编码器
生成定点滤波器的HDL代码
滤波器设计HDL编码器™生成可综合的，便携式的VHDL®和Verilog®实施定点代码滤波器设计与MATLAB®在FPGA或ASIC。它可以自动用于模拟，测试和验证所生成的代码创建VHDL和Verilog测试台。
入门：
滤波器设计HDL编码器™集成了DSP系统工具箱™提供统一的设计和实施环境。你可以设计滤波器和从MATLAB或者生成VHDL和Verilog代码®使用过滤器设计的应用程序或过滤器生成器应用程序的命令行或从DSP系统工具箱。
使用滤波器设计应用配置为HDL代码生成一个过滤器。
输入滤波器设计HDL编码器的设计项是一个量化的滤波器您在以下两种方式之一创建：
滤波器设计HDL编码器支持多种重要的过滤器结构，万博1manbetx包括：
离散时间有限脉冲响应（FIR），其包括对称的，非对称，并且转置结构
二阶部（SOS）的无限脉冲响应（IIR），其包括直接形式I，II，和转置结构
多速率滤波器，其包括级联积分梳状（CIC）内插器和抽取器，直接形式FIR和转置多相FIR内插器和抽取器，FIR保持和线性内插器，和FIR多相采样率转换器的结构
分数延迟滤波器，它包括的Farrow结构
滤波器设计HDL编码器可以生成从级联多速率和离散滤波器HDL代码。每个这些单速率和多速率滤波器结构支撑件的定点和浮点（双精度）的实现。万博1manbetx此外，FIR结构支持无符号的定点系数。万博1manbetx
由量化准备滤波器设计用于代码生成，调整比例值，并重新量化。
探索对SerialPartition财产所有可能的选项折叠因素和倍增器的使用。
您可以生成VHDL或Verilog试验台，模拟和测试生成HDL代码。此外，与HDL验证™，您可以生成万博1manbetx®联合仿真块到您的行为过滤器模型，并在Simulink运行测试连接到Cadence的运行生成HDL万博1manbetx®尖锐®和Xcelium™模拟器，或明导®的ModelSim®和奎斯塔®模拟器。协同仿真使您能够从生成HDL代码和结果在Simulink运行的行为过滤器模式可以直接比较的结果你的过滤器的设计简化了验证。万博1manbetx这种集成使您可以将MATLAB和Simulink的高级分析和可视化功能，测试，调试和验证您的滤波器设计的HDL实现。万博1manbetx
第五阶Butterworth滤波器和来自DSP系统工具箱原始滤波器规范结果奎斯塔仿真结果。
