电子硬件的开发可能是一种耗时和昂贵的事业，具有验证的努力大部分努力。Matlab最近的发展^®和模拟万博1manbetx^®通过提供与传统EDA工作流程的强大集成，降低开发FPGA和ASIC应用的成本。这不仅包括用于实现算法的高效生成RTL，还包括生成有效的测试台，以帮助验证数字和混合信号系统。在本次会议中，格雷厄姆展示了你如何：

• 生成VHDL.^®或者verilog.^®Matlab，Simulink和St万博1manbetxateFlow的代码^®用于FPGA或ASIC实现
• 在MATLAB和SIMULINK中开发系统级测试台，并通过用EDA工具和循环方法来重用通过CO万博1manbetxSIMUTION来验证RTL验证
• 从MATLAB导出模型，同意到其他万博1manbetx确认环境，包括SystemVerilog和SystemC / TLM