多个成员的FPGA、ASIC或早期SoC项目可以合作在关键决策的高级抽象,然后生成代码和模型启动实施。
用MATLAB®和仿真软万博1manbetx件®您可以:
- 模型和模拟各种体系结构的选择
- 改进算法对实现自顶向下
- 聚集在定点量化
- 生成质量的RTL和嵌入式C代码
- 生成验证模型用于数字或模拟仿真环境
- 遵守功能安全认证工作流程
“万博1manbetx仿真软件帮助系统架构师和硬件设计师沟通。它就像一个共同语言,使我们能够交换知识、想法和设计。万博1manbetx仿真软件和HDL编码器使我们专注于发展中通过仿真算法和改进我们的设计,而不是检查硬件描述语言(VHDL)语法和编码规则。”
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SoC架构和自顶向下设计
算法开发人员可以与系统架构师和数字,模拟/混合信号探索建筑选择和验证工程师,高级的抽象。这可以让你和你的团队尝试分区策略然后逐步细化分区与实现细节,如硬件微架构和定点量化。300多块HDL代码生成的支持,包括pro万博1manbetxduction-proven硬件IP模块和子系统。
这种自上而下的过程中,可以不断整合更详细的模型仿真的系统上下文来消除早期功能和性能问题。过程允许您创建和管理套件的系统级测试用例和测量模型覆盖你可以相信,实现成功。
探讨在高层实现权衡,验证每个细化步骤与前面,好的版本。
生成SystemVerilog DPI或UVM组件速度验证环境的创建。
验证模型生成
您可以导出验证组件直接从MATLAB和Simulink而不是写一个万博1manbetxVerilog testbench或者一个硬件描述语言(VHDL) testbench。您可以生成模型速度RTL验证环境创建直接从MATLAB函数或仿真软件模型,支持C代码生成。万博1manbetx万博1manbetx这将确保您准确捕获的高级行为参考模型和RTL仿真的刺激。如果高级设计更改,您可以重新生成模型。
这些验证组件使用SystemVerilog直接编程接口(DPI),所以你可以在任何支持SystemVerilog的模拟器中使用它们。万博1manbetx你可以生成一个通用验证方法(UVM)从仿真软件组件如果你运用UVM万博1manbetx RTL验证环境。
