ASIC및SoC

ASIC의알고리즘모델링，검증및프로그래밍

도메인전문가와하드웨어엔지니어는ASIC디자인을프로토타이핑하고제품화하기위해서MATLAB®및仿万博1manbetx真软件®를사용합니다。MATLAB및Si万博1manbetxmulink的로할수있는작업은다음과같습니다。

  • 사양오해의소지를없애기위해ASIC하드웨어에맞게알고리즘수정하기
  • 하이레벨추상화로시스템온칩（系统级芯片）동작시뮬레이션
  • 시스템레벨모델과테스트케이스를재사용한검증시작
  • 제품에적용가능한RTL생성

“万博1manbetx仿真软件환경은시스템레벨아키텍처탐색에이상적입니다。이시뮬레이션은기존에우리가사용하던워크플로보다200배더빠르고,仿真软件모델은H万博1manbetxDL코드뿐만아니라C코드로도쉽게변환될수있으며,이는확장성및재사용성을높여줍니다。”

陈恳，法拉第

ASIC SoC的및MATLAB와사용하기
诺基亚5G의모델기반설계

ASIC설계모델링

디지털알고리즘에硬件架构（8:13）를반영합니다。여기에는定点量化(30:45)가포함되어있어더효율적으로리소스를사용할수있으며，原生浮点（8:55）코드생성이포함되어있어FPGA에서더쉽게프로토타입을제작할수있습니다。다양한테스트와골든레퍼런스알고리즘을재사용하여，각각의지속적인개선결과에대해시뮬레이션합니다。

HDL编码器™는HDL로변환가능한仿真软件万博1manbetxMATLAB및함수블록및Stateflow®차트에서직접합성가능한VHDL또는的Verilog를생성합니다。동일한모델에서초기FPGA프로토타이핑（20点51分）및제품구현을위한코드를생성할수있습니다。이접근방식은하드웨어설계와검증워크플로에대한민첩성과재사용성을높여줍니다。

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제품소개

시스템온칩동작시뮬레이션

구현하기전에시스템레벨의버그와성능문제를식별하여제거하기위해고수준의추상화를통해디지털，아날로그및소프트웨어기능을함께모델링합니다。SoC Blockset™을사용하여메모리와내부및외부연결뿐만아니라스케줄링및운영체제영향을시뮬레이션합니다。

万博1manbetxSimulink的测试™를사용하여시스템레벨의테스트케이스를구축및자동화하고，万博1manbetxSimulink的覆盖™를사용하여요구사항을충족하는지표를리포트합니다。

프로젝트전체에걸쳐등가성과的SoC수준의호환성을확인하고，서브시스템을개선하면서的SoC를지속적으로검증합니다。

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제품소개

설계초기단계에검증시작하기

HDL验证™는FPGA설계를검증하기위해MATLAB및的Simuli万博1manbetxnk테스트환경을다시사용합니다。

cosimulation（5:35）을사용하면Mentor Graphics公司또는Cadence设计系统의시뮬레이터에서실행되는的Verilog또는VHDL과MATLAB또는Simulink的테스트벤치를연결하여자万博1manbetx동으로실행할수있습니다。

아날로그또는디지털모델을新思,Cadence设计系统公司또는Mentor Graphics公司의SystemVerilog시뮬레이터에서레퍼런스모델,테스트입력또는빠른시뮬레이션모델사용하기위해SystemVerilog DPI(19)컴포넌트로내보냅니다。

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제품소개

제품화를위한ASIC설계

도메인전문가와하드웨어엔지니어는MATLAB및仿真软件를사万博1manbetx용하여무선통신,비디오/이미지처리,电机和电源控制（24:20）,安全关键애플리케이션과같은제품양산용FPGA的SoC및설계를위해협업합니다。

광범위한아키텍처옵션을탐색한다음구현목표를달성하기위해HDL编码器의하이레벨합성优化（49:42）를사용합니다。모델과요구사항을역추적할수있는가독성높은RTL을자동으로생성합니다。HDL编码器는합성가능하고설계규칙을따르는RTL과함께다양한AXI4인터페이스를생성하여的SoC에쉽게통합할수있습니다。

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