asic和soc

在asic上建模、验证和编写算法

领域专家和硬件工程师使用MATLAB®和仿真软万博1manbetx件®完成ASIC的原型和生产设计。使用MATLAB和Simulin万博1manbetxk，您可以:

  • 改进ASIC硬件的算法，以消除规范错误
  • 在抽象的高层模拟片上系统行为
  • 通过重用系统级模型和测试用例，尽早开始验证
  • 生成质量的RTL

“Simu万博1manbetxlink环境是系统级架构探索的理想环境。模拟比我们之前的工作流程快200倍，而且Simulink模型可以很容易地转换为C和HDL代码，这使得高可伸缩性和可重用性成为可能。”万博1manbetx

肯•陈法拉第

ASIC设计的建模

添加硬件体系结构(13)你的数字算法。这包括定点量化(30:34)，这样你就可以更有效地利用资源本机浮点(55)代码生成，这样您就可以更容易地在fpga上进行原型。重用您的测试和黄金参考算法来模拟每个连续的细化。HDL编码器™可以生成一个高密度脂蛋白试验台验证从Simulink模型中保存的测试向量所生成的HDL DUT。万博1manbetx

HDL编码器直接从HDL就绪的Simulink和MATLAB函数块和statflow生成可合成的VHDL或Verilog万博1manbetx®图表。您可以为early从相同的模型生成代码FPGA原型(20:51)和生产的实现。这种方法提供了敏捷性和重用到您的硬件设计和验证工作流程。

了解更多

探索产品s manbetx 845

soc行为模拟

数字模型,模拟，和软件功能在一个较高的抽象级别上一起识别和消除系统级的错误和性能问题，在实现之前。使用SoC Blockset™模拟内存和内部和外部连接，以及调度和操作系统效果。

使用Simulink test™构建和自动化系统级测试用例，并使用Simulink Coverag万博1manbetxe™来报告度量指标以满足您的需求。

在细化子系统的过程中不断验证SoC，确保整个项目的等价性和SoC级别的兼容性。

了解更多

探索产品s manbetx 845

早些时候开始验证

HDL Verifier™可重用MATLAB和Simulink测试环境来验万博1manbetx证FPGA设计。

与cosimulation(35分)，您可以自动运行MATLAB或Simulink测试台，连接到Verilog或VHDL设万博1manbetx计，并在Mentor Graphics或Cadence design Systems的模拟器中运行。

导出模拟或数字模型为SystemVerilog DPI(19)组件，用于SystemVerilog模拟器中的参考模型、刺激或快速仿真模型Synopsys对此，节奏设计系统,或导师图形．

了解更多

探索产品s manbetx 845

生产ASIC设计

领域专家和硬件工程师使用MATLAB和Simulink协作生产FPGA和SoC的设计万博1manbetx无线，视频/图像处理，电机与功率控制(24:20),安全至上应用程序。

探索广泛的架构选项，然后使用HDL Coder高级合成优化(49:42)实现你的实现目标。自动生成可追溯模型和需求的可读RTL。还有可合成的和设计rule-compliant RTL， HDL Coder生成各种AXI4接口，便于集成到SoC中。

了解更多

探索产品s manbetx 845

让我们知道我们可以如何帮助你。

联系我们进行定制评估，并根据您的需求获得定价。

开始