万博1manbetxSimulink中对generaciónŸverificación德códigoHDL
探索，implementeÿverifiquediseños德FPGA，SoC的输出ASIC罪特纳阙escribircódigoHDL。
DiseñeŸ探索中音NIVEL Y，Acontinuación，genereÿverifiquecódigoHDL directamente desde MATLAB®ØS万博1manbetximulink的®第PROYECTOS德prototipadoöproducción德FPGA，ASIC O系统级芯片（SoC）的。
- GenerecódigoVHDL®Ø的Verilog®optimizadoÿ易读对cualquier FPGA，ASICö的SoC
- Conecte ELDISEÑO一个NIVEL SISTEMA DE LA CON一个implementación德NIVEL subsistema
- 克里未subsistema硬件CON modelos德硬件去阿尔塔CALIDAD对procesosmatemáticos，DSP，COMUNICACIONESinalámbricas，控制ÿprocesamiento德视力
- Convierta一蓬托菲霍CON方向报automatizadaØgenere operaciones恩PUNTO flotante nativas对cualquier dispositivo德DESTINO
- DespliegueŸdepure prototipos硬件directamente desde的SimulinkÿM万博1manbetxATLAB
- Reutilice modelos德algoritmosŸcasos德pruebas
“精读ELDISEÑObasado EN modelos，podemos verificar nuestros algoritmos和La funcionalidad德尔SISTEMA EN menos蒂恩波，adaptarnos洛cambios德especificaciones CON市长rapidezŸevaluarMÁSopciones alternativas德DISEÑO阙CON NUESTRO flujo德DISEÑOtradicional。埃尔DISEÑObasado EN modelos第一个ayuda拉salvar DISTANCIA阙separa洛expertos EN algoritmos德洛斯INGENIEROS德RTL“。
守神谷，瑞萨系统设计
USO日MATLABŸ的Si万博1manbetxmulink对generaciónŸverificación德códigoHDL
Generación德códigoHDL对cualquier dispositivo德DESTINO
UtiliceTÉCNICAS德síntesis代奥拓NIVEL对compilarcódigoMATLABØSimulink中对硬件Ÿconver万博1manbetxtirlo连接códigoVHDLØVerilog的清晰，trazableÿsintetizable。埃斯特códigoESTA optimizadoŸES便携式对cualquier硬件去FPGA，ASIC SoC的Ò。
Puede CREARcódigoHDL德阿尔塔CALIDAD independientemente日苏experiencia恩报德DISEÑO硬件。Trabajar一个NIVEL中音乐permite explorarrápidamente洛杉矶更新的时候通知德拉建筑师事务所硬件对alcanzar SUS objetivosŸgenerar去备考。自动化ELcódigoHDLŸ拉斯接口。
ColaboraciónCONDISEÑObasado EN modelos
精读Si万博1manbetxmulink中，洛杉矶desarrolladores德algoritmos pueden colaborar CON洛杉矶INGENIEROS德硬件，软件ÿDISEÑOanalógico。Pueden utilizar洛杉矶mismos modelos对diseñar，explorar更新的时候通知ÿverificar LA建筑师事务所德尔SISTEMA DE底注拉comenzarimplementación。
GenerarcódigoHDL directamente desde estos modelos乐permite adaptarse洛cambios，雅雀mantiene拉trazabilidad恩特雷里奥斯EL莫德洛德VHDLØ的Verilog和Los requisitos。
ModelosŸejemplos listos对HDL
克里苏DISEÑOCON BLOQUES代奥拓NIVEL阙simulan implementaciones德algoritmos对硬件ŸgenerecódigoHDL德阿尔塔CALIDAD。恩特雷里奥斯洛杉矶BLOQUES SE incluyenmatemáticas，trigonometría，procesamiento德Senales的DIGITALES，COMUNICACIONESinalámbricasÿprocesamiento德视频êimágenes。Puede utilizar LA propiedad知识分子一个NIVEL德subsistema对COMUNICACIONESinalámbricas5G / LTEÿprocesamiento德愿景
转换卸妆水一蓬托菲霍
ConviertafácilmenteSUS tipos德DATOS德PUNTO flotante一蓬托菲霍对SER implementados。埃斯托乐permite equilibrar EL USO和La精密德洛斯RECURSOS。
硅苏DISEÑOcontienecálculos阙requieren乌纳格兰精度ö未中音兰戈dinámico，邻SI desea CREAR未prototipo底注解convertirlo一个蓬托菲霍，puede generarcódigoHDL德PUNTO flotante nativo阙海sintetizable Y没有dependa德尔DESTINO。
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Creación德prototipos德FPGA的SoCŸ德备考AUTOMATICA
恩拉斯conocidas plataformas德creación德prototipos德FPGA的SoCŸPOR desarrolladas赛灵思®英特尔®，Microsemi的®Ÿ的Speedgoat，puede generar待办事项老阙necesita对programar埃尔dispositivo精读独奏脉冲星联合国波顿。Entoncespodráejecutar EL prototipo科莫联合国dispositivoautónomoØconectarlo一个MATLABØSi万博1manbetxmulink的对拉creación德estímulos和Ladepuración。Finalmentepodráreutilizarlo对拉implementación连接producciónEN cualquier FPGA，ASIC SoC的Ò。Además，podráconfigurar PLACAS德prototipado personalizadas对UNAprogramación卸妆水。
Reutilización德modelosŸpruebas EN LAverificación
CosimuleSUS modelosŸpruebas日MATLABØSimulin万博1manbetxk的骗子códigoHDL escrito马诺Øgeneradoautomáticamente对苏ejecución恩未simulador德Mentor Graphics公司®ØCadence公司®。Despuésexporteestos modelosŸpruebas科莫COMPONENTES DPI-C德SystemVerilog的对苏UVMØentorno德verificaciónpersonalizado。
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